Bits&Chips

Mathworks versnelt fpga-in-the-loop-verificatie

22 december 2016 

Mathworks kondigt nieuwe mogelijkheden in HDL Verifier aan om fpga-in-the-loop (fil) verificatie sneller te maken. De nieuwe fil-mogelijkheden maken vlottere communicatie met fpga-borden en simulatie met hogere klokfrequentie mogelijk. Systeemengineers en onderzoekers kunnen hiermee snel en betrouwbaar verifiëren en valideren of een fpga-ontwerp naar verwachting functioneert in het systeem en zo ontwikkeltijd uitsparen.

Met de toenemende complexiteit in signaalverwerking, beeldverwerking en algoritmes voor regelsystemen biedt het simuleren van hardware-implementatie op een fpga-bord een goed hulpmiddel om het ontwerp in een systeemcontext te valideren. HDL Verifier voor fil-verificatie automatiseert de set-up en de connectie van Matlab- en Simulink-testomgevingen met ontwerpen die op fpga-ontwerpborden draaien. Dit resulteert in high-fedility cosimulaties van  fpga-ontwerpen op de daadwerkelijke hardware en tegelijkertijd kan dezelfde testomgeving voor ontwikkeling worden hergebruikt.

Engineers kunnen met de R2016b-release een aangepaste frequentie voor hun fpga-systeemklok specificeren, met kloksnelheden tot vijf keer zo snel als tot nu toe met fil mogelijk was. Bij ontwerpen met overklokkingsfactoren op een fpga, bijvoorbeeld bij regeltoepassingen, kan een hogere doorvoercapaciteit gebruikt worden om de uitvoer groter te maken. Engineers kunnen nu ook fil gebruiken (met behulp van de PCI Express-interface) om de communicatie tussen Matlab en Simulink, Xilinx KC705/VC707 en Intel Cyclone V GT/Stratix V DSP-ontwikkelborden sneller te laten verlopen met simulatiesnelheden die drie tot vier keer hoger liggen dan met Gigabit-ethernet.

Abonneer direct op onze nieuwsbrief

abonneren

Free one day Renesas Synergy hands on workshops

3 mei - 4 mei

Utrecht / Breda

Technische pubquiz Alten

10 mei

Eindhoven & Enschede