Derde generatie Serdes-FPGA’s van Lattice

27 maart 2009

Lattice heeft zijn derde generatie FPGA’s uitgebracht, gemikt op het middensegment. De 65 nanometer-chips in de LatticeECP3-lijn hebben een laag stroomverbruik en een lage prijs. Ze bieden multiprotocol 3.2G Serdes, Xaui-jitter compliance, DDR3-geheugeninterfaces en DSP-capaciteiten. De nieuwe reeks bestaat uit vijf exemplaren, variërend van 17 duizend tot 149 duizend LUT’s met maximaal 6,8 Mbit geheugen aan boord. Prijzen beginnen bij 35 dollar.

Elke Serdes-quad kan verschillende protocollen aan, waaronder CPRI, Gigabit Ethernet, Obsai, PCI Express Serial, RapidIO en Xaui. De Serdes/PCS-blokken zijn speciaal ontworpen voor CPRI-links met lage latency, zoals die gebruikt worden in basisstations met Remote Radio Head-verbindingsmogelijkheden. De FPGA’s voldoen ook aan de SMPTE Serial Digital Interface-standaard met ondersteuning voor onafhankelijke 3G, HD- en SD-videobroadcastsignalen op elk Serdes-kanaal.

De DSP-blokken bieden tot 36x36 multiply-accumulate-functies op 500 MHz. De slices zijn ook hiërarchisch in te zetten voor het implementeren van brede Alu- en adder tree-functies zonder de traditionele bottlenecks van FPGA-logica. Verder voorzien de LatticeECP3-chips in DDR3-geheugeninterfaces op 700 MHz met ingebouwde read en write leveling. Ook beschikken ze over 1 Gbit LVDS-I/O met Input Delay-blokken die interfacen naar krachtige ADC’s en DAC’s.

Met de nieuwe FPGA’s heeft Lattice tevens zijn ISPLever-ontwerpsuite verbeterd. Naast ondersteuning voor de nieuwe FPGA-familie biedt Service Pack 1 voor versie 7.2 ook ondersteuning voor de laatste versie van Synopsys’ Synplify Pro-synthese. De toolketen bevat alle benodigde gereedschappen, waaronder projectbeheer, IP-integratie, designplanning, place en route en in-system logische analyse. Het pakket is beschikbaar voor Linux, Unix en Windows.

Pieter Edelman

Terug naar overzicht